我要投搞

标签云

收藏小站

爱尚经典语录、名言、句子、散文、日志、唯美图片

当前位置:港彩神鹰 > 读入原语 >

Xilinx原语ODDR概述和使用

归档日期:05-05       文本归类:读入原语      文章编辑:爱尚语录

  OLOGIC2和OLOGIC3不属于原语,正因为这样,所以它们不能被直接例化。它包含在布局布线后用户可例化的一些元素,例如一个输出触发器(OFDoutput flip-flop)或者一个ODDR(output DDR element)。

  OLOGIC主要由两个block组成,一个用于配置输出路径。另外一个用于配置三态控制路径。这两个block具有共同的时钟,但是具有不同的使能信号OCE和TCE。两者具有由SRVAL属性精致的异步和同步set和reset(S/R信号)。

  7系列器件在OLOGIC中有专用寄存器来实现输出DDR寄存器。这个功能在例化ODDR时可见。在使用OLOGIC时,DDR的复用是自动的,不需要手动控制多路复用。这个控制是从时钟产生的。

  ODDR原语是由一个时钟输入,下降沿数据由输入时钟的本地反转来计时。反馈到I/O块的所有的时钟被完全复用。例如:在ILOGIC和OLOGIC块之间没有时钟共享。ODDR原语支持OPPOSITE_EDGE 模式、SAME_EDGE模式。

  SAME_EDGE模式与Virtex-6架构相同,这个模式允许设计者在ODDR时钟的上升沿向ODDR原语提供数据输入,从而节省CLB和时钟资源,并提高性能。此模式使用DDR_CLK_EDGE属性实现。它也支持三态控制。

  在此模式中,时钟边沿被用来以两倍的吞吐量从FPGA逻辑中捕获数据。这种结构与virtex-6的实现比较相似。两个输出都提供给IOB的数据输入或者三态控制输入。使用OPPOSITE_EDGE模式的输出DDR时序图如下图所示:

  在此模式下,数据可以在相同的时钟边沿送给IOB。相同的时钟沿将数据送给IOB可以避免建立时间违规,并允许用户使用最小的寄存器来执行更高的DDR频率来进行寄存器的延迟,而不是使用CLB寄存器。下图显示了使用SAME_EDGE模式的输出DDR的时序图:

  输出DDR可以发送时钟的副本到输出。这对于传播时钟和DDR数据之间相同的延时是非常有用的,并且对于多个时钟生成,每个时钟负载具有唯一的时钟驱动器。这是通过将ODDR原语中D1输入设置为高,D2输入设置为低来实现的。Xilinx建议使用此方案将FPGA逻辑时钟转发到输出引脚。

  2.ODDR原语的复位需要约12个clock,第一次输入的数据可能会有问题(亲测)。

  赛灵思表示全球首款自行调适运算平台产品Versal可以为其硬件与软件进行编程与最佳化的工作

本文链接:http://chuyenchame.com/duruyuanyu/236.html