我要投搞

标签云

收藏小站

爱尚经典语录、名言、句子、散文、日志、唯美图片

当前位置:港彩神鹰 > 读入原语 >

如何在Vivado中实现逻辑锁定和增量编译工程实例说明

归档日期:07-25       文本归类:读入原语      文章编辑:爱尚语录

  定和增量编译进行的工程实例介绍,文中有对应工程的下载地址。友情提示:(1)增量编译只允许修改当前工程不超过5%的时候才有效,一般应用于较大工程添加修改chipscope监测信号使用;(2)逻辑模块锁定不是解决时序问题的最终办法,仅用来确认某些管脚的时序问题,实际中常常采用原语例化BUFG之类的处理模块来解决,而内部模块的时序问题还是需要必须认真的修正的!

  该部分引用本公众号上一篇时序约束文章中的内容,在Quartus中采用逻辑锁定的办法来解决FPGA和外部接口的时序问题,也就是输入输出的寄存Rxd/Txd的寄存器到外部器件寄存器的时序问题。

  Tpcb是外部PCB板上数据的延时,Tdata_i是数据的输入延时,Gmii_rx_interface相当于Rxd进入FPGA后的第一个寄存器模块(可以专门写一个接口模块,将Rxd数据打一拍,用于接收数据)。如果Gmii_rx_interface距离接口Rxd较远,Tdata_i的路径较长,布局布线时Rxd的八根线时延相差可能就比较大,所以我们应让这个模块放在距离Rxd接口较近的地方。

  Quartus软件中有一个LogicLock(物理分区)功能,把Gmii_rx_interface模块建立成一个LogicLock分区但并不对分区位置和大小进行固定,然后重新编译工程。布局布线后就可以在chipplaner工具中看到这个分区的位置,如下图所示(放大可以看清),Gmii_rx_interface模块距离Rxd接口位置很远,布局布线时,输入信号要绕很长一段距离才会到达输入的寄存器,资源占用很多时,Rxd的8根数据线长度不一,很容易造成时序问题。

  把Gmii_rx_interface模块分区移动到Rxd接口附近进行固定然后重新编译工程,布局布线后该逻辑分区就会在Rxd接口附近,从而保证输入数据接口进入FPGA的第一个寄存器的时延在一定范围内,保证时序要求。

  希望把之前验证过的模块固定在fpga上某个位置,然后再在这个基础上添加其它代码再进行增量编译,不会影响之前已经固定好的模块。

  为了实现对模块的布局(place)、布线(route)的锁定,仅适用增量编译是不够的,因为增量编译的本质目的是为了实现编译时间的缩短,还需要引入设计锁定,设计锁定的TCL命令是:

  (1)建立工程:建立一个工程,走完综合实现的流程,如图1所示,该工程将作为样例工程(工程名:incre_compile_demo),将该工程备份一份(工程名:initial_project,后面对比要用到这个工程);

  (2)找到dcp文件:增量编译需要有一个参考文件,这个参考文件是“参考设计”实现之后生成的,后缀是“.dcp”,该文件的路径一般在“..\project_1\project_1.runs\impl_1”路径下,如图2所示,新建一个文件夹(名字是dcp_file),将该文件复制到其中,如图3所示;

  (3)锁定设计:前面说道,简单的增量编译是不能保证模块固定在某个位置的,为了实现这一点,需要对设计进行锁定,方法是,打开一个新的Vivado界面,然后打开dcp_file文件夹下的dcp文件(注意选择“open checkpoint”),如图4所示;打开后,在TCL Console中输入命令:“lock_design –level routing”,点击左上角保存,如图5所示,做完这一步后,设计就锁定好了,dcp文件就可以用了;

  7)在impl_2右键,选择“Set Incremental Compile”,选择步骤(3)中准备好的dcp文件,示意图如图11所示(注意这只是一个示意图,图中选的文件不是步骤(3)准备好的那个文件)

  样本3:原始工程复制一份出来,不进行增量编译,直接修改代码(见图6),重新综合实现,名称是:modify_project。

  打开三个工程,之后open implemented design,选取几个模块,观察其在FPGA上的位置,发现样本1和样本2位置完全一样,而样本3和前两个样本不一样,说明设计锁定是成功的,如图12、13、14所示。

  我现在设计了一个延时模块,应用后需要把该模块的布局和布线全部锁定,然后在别的项目中直接调用。现在布局没有问题。可以通过约束文件来锁定,就是布线不能大范围锁定,否则应用时会失败。我已经尝试过增量编译(调用DCP文件)的功能,发现在增量编译中布局布线并不是全部不变的,个别走线也是会变的。请问有办法把布线也固定下来吗?(Tool: Vivado17.3   Device: K7)

  回答1:如果你用的是Ultrascale/Ultrascale+ , 我觉得PR是个不错的选择,你的目标模块可以放在静态部分,只占据很小的一块面积,剩下大块的动态部分.但是7系列有很多primitive不能放在动态,静态的部分包含的逻辑过多,剩下供你修改的逻辑偏少,不太适合目前的应用场景.

  找到你要锁定布线的net,选中,右键菜单点击Fixed Routing,如下图所示:

  4. 打开导出的xdc,在最下面的部分会有所有元件的位置锁定以及FIXED_ROUTE,示例如下:

  5. 另外还需注意的是,负载中有LUT的话需要将LUT的输入pin也锁住。以下图的LUT2为例,在其property窗口中找到Cell pins,信号是连到LUT2的I0端,映射到BEL pin是A3。

  6. 将这部分有关锁定的约束拷贝到你工程的约束文件中,重新跑implementation,这条线会按照原先的结果布。

  我们并不建议完全锁死某个模块的所有布线,当合入的工程比较复杂,用到的布线资源较密集时,工具没有灵活性去调整和优化,有很大的概率会布线失败。

  除了上述的逻辑锁定方法之外,Xilinx 的FPGA还提供了静态区和动态区的划分也可以实现逻辑的锁定。只不过静态区占据了大多数的空间,动态区是可以随意修改的小部分空间。

  FPGA提供了现场编程和重新编程的灵活性,无需通过改进的设计进行重新制造。部分重配置(PR)进一步提高了这种灵活性,允许通过加载部分配置文件(通常是部分BIT文件)来修改操作FPGA设计。在完整的BIT文件配置FPGA之后,可以下载部分BIT文件以修改FPGA中的可重配置区域,而不会影响在未重新配置的设备部分上运行的应用程序的完整性。

  如图所示,通过下载几个部分BIT文件A1.bit,A2.bit,A3.bit或A4.bit中的一个来修改在重新配置块A中实现的功能。 FPGA设计中的逻辑分为两种不同的类型,可重构逻辑和静态逻辑。 FPGA块的灰色区域表示静态逻辑,标记为Reconfig Block“A”的块部分表示可重配置逻辑。静态逻辑仍然有效,并且不受加载部分BIT文件的影响。可重配置逻辑由部分BIT文件的内容替换。

  为什么在单个FPGA器件上动态地对多个硬件进行时间复用的能力是有利的。这些包括:

  除了减小尺寸,重量,功耗和成本之外,部分重配置还可以实现没有它的新型FPGA设计。

  有关部分可重构部分的内容请继续关注我们的公众号后续内容,通过ICAP实现对单个LUT的在线实时修改,敬请期待。

  我们还可以通过Xilinx分区技术,来实现不同模块布局布线在同一块FPGA芯片的不同位置,中间可以用隔离栅栏来隔离开。

  通过Xilinx分区技术,可以在单个FPGA中开发出包含多个隔离功能的安全可靠的单芯片解决方案。在使用FPGA设计技术和编码样式时,只需对开发流程进行适度修改即可实现安全或安全关键的解决方案。 IDF开发要求设计人员在设计过程中更早地考虑布局规划,以确保在逻辑,路由和I / O缓冲器(IOB)中实现适当的隔离。除了早期布局规划之外,开发流程是基于分区的(即,用户希望隔离的每个功能必须处于其自己的层次结构级别)。从这里开始,设计师可以采用两种方法中的一种。如果设计者希望确保不会发生不必要的冗余优化,则必须独立于其他分区来合成和实现每个隔离的功能。实现每个分区后,设计将合并为扁平FPGA设计,以进行器件配置。如果设计者希望使用其他技术来防止这种优化,他们可以合成完整的设计,同时小心维护至少一个层次结构,使得IDF约束可以应用于需要隔离的每个分区。虽然这种流程要求FPGA设计人员脱离传统的FPGA开发流程,但分区方法确实具有一定的优势。如果隔离分区在设计周期的后期需要更改,则仅修改该特定功能,而其余分区保持不变。

  上图示例设计包括两个冗余高级加密标准(AES)加密模块,其输出发送到比较器(COMPARE)块,以及用于缓冲和隔离数据和键输入的I / O(INOUT)模块。冗余AES加密模块,比较功能和I / O(INOUT)模块都在一个FPGA中实现隔离。该设计可以通过位于其中一个AES引擎上的按钮注入错误。由比较块驱动的LED指示AES模块的输出何时不匹配。

  另外,在Zynq-7000系列FPGA内部带有ARM硬核的FPGA内部也是实现了PS部分(ARM硬核)和PL部分(FPGA部分)的隔离。如下图:

  文章出处:【微信号:zhuyandz,微信公众号:FPGA之家】欢迎添加关注!文章转载请注明出处。

  刚刚录制了一个fpga开发流程的视频,该视频为投石问路,主要是想听听大家对于小梅哥在录制视频时需要注意的内容以及希望系列

  你好, 我目前正在使用XC6SLX25T Spartan 6 FPGA。 我想使用两个GTP收发器。 我正在使用TXBUFFER和RX...

  嗨, 我不清楚FPGA约束设置。 我的设计有一个输入源时钟clkA,从中得到两个不同的频率时钟:clkB和clkC。 我想将clkB...

  如何通过LVDS将ADC AFE 5804(12位)连接到Spartan 3E?

  亲爱的大家, 我的问题是如何通过LVDS将ADC AFE 5804 12位连接到Spartan 3E入门套件。 首先,我想模拟知道ADC和...

  1 引 言 DAC5687是美国TI公司出品的一款双通道、16bit高速数模转换芯片。片内资源丰富,具有内插、调制等多种功能。FP...

  大家好, 我已经阅读了很多关于如何从PROM闪存和SPI闪存配置FPGA的PDF文件,但我需要知道如何使用mcs文件配置闪存...

  在现代雷达系统的研制和调试过程中,对雷达性能和指标的测试是一个重要环节,在这个环节中,利用模拟目标信号的方式与外场实测相...

  如果高速PCB设计能够像连接原理图节点那样简单,以及像在计算机显示器上所看到的那样优美的话,那将是一件多么...

  就是传说中的这个以太网模块,向应用在FPGA上用来上传输采集到的一些数据观看波形,串口通信速度太慢了。。 那么要使用这...

  FMC ( FPGA Mezzanine Card ) FPGA中间层板卡,整个FMC模块由子板模块....

  三态门原理HDL语言DSP和ARM总线的仿真及Modelsim使用教程资料

  本文档的主要内容详细介绍的是三态门原理HDL语言DSP和ARM总线的仿真及Modelsim使用教程资....

  在FPGA 设计中使用嵌入式处理器软核( 如MicroBlaze、PicoBlaze 等) 构成可编....

  quartus ii Error: Top-level design entityXXX is undefined 顶层实体没有定义!最好把你的工程名和实体名(modul...

  本教程适用于 CIA CANopen 协议 DS301 又名 CIA301 标准。用户须已经掌握 C....

  在理论的基础上详细阐述了如何基于Verilog HDL搭建的数字电路,来完成来完成FIR横向滤波器的....

  感谢您使用 Altera DE 教学开发板。这块板子的着眼于为在数字逻辑,计算机组织和 FPGA 方....

  本文档的主要内容详细介绍的是ALTERA公司的DE1 SoC FPGA开发板的培训教程免费下载包括了....

  在开始介绍FPGA之前,让我们来回顾一下简单的嵌入式软件开发吧,相信大家或多或少都接触过单片机(Mi....

  在FPGA内部,采集到的视频数据先通过一个FIFO,将原本25MHz频率下同步的数据流转换到50MH....

  ZGCM系列脉冲激光电源是我公司最新研制的基于触摸操作控制的一款智能化高精度恒流型开关电源。内部采用....

  本文档的主要内容详细介绍的是74HC595移位寄存器芯片的中文资料免费下载 8位串行输入/输出或者并....

  1. P2口通常用作(高8位地址线),也可以作通用的I/O口使用 2. 若由程序设定RS1、RS0....

  硬件描述语言基本语法和实践 (1)VHDL 和Verilog HDL的各自特点和应用范围 (2)....

  众所周知,通用处理器(CPU)的摩尔定律已入暮年,而机器学习和 Web 服务的规模却在指数级增长。

  微软发布了 Project Brainwave,一个基于 FPGA 的低延迟深度学习云平台。微软官方....

  事实上,MCU对有些任务来说是很适合的,但对其它一些任务来说可能做的并不好。举例来说,当需要并行执行....

  2019年7月1日 - 全球发展最快的可编程逻辑公司广东高云半导体科技股份有限公司(以下简称“高云半....

  MM54HC595和MM74HC595带输出锁存的8位移位寄存器的数据手册免费下载

  这种高速移位寄存器采用了先进的硅栅CMOS技术。该器件具有标准CMOS集成电路的高抗噪性和低功耗,并....

  赛灵思、阿尔特拉、莱迪思、美高森美等公司用近9000项专利构筑的知识产权壁垒,很大程度上堵死了后来者....

  随着人工智能、深度学习等技术的兴起与成熟,起初为图像渲染而生的GPU找到了新的用武之地,以GPU驱动....

  2019 年 7月2日 – Molex旗下BittWare公司推出 TeraBox™ 1400B 服....

  设计技巧:在 Vivado Synthesis 中使用 SystemVerilog 接口连接逻辑

  可编程逻辑器件的英文全称为:programmable logic device 即PLD。PLD是做....

  大多数FPGA芯片是基于 SRAM 的结构的, 而 SRAM 单元中的数据掉电就会丢失,因此系统上电....

  AI语音助手和AI图像优化是离我们最近的AI应用,然而这只是AI能力比较初级的体现,未来,AI将会以....

  FPGA这个词可能很多人都有所耳闻,尤其是理工科的同学们大多数应该都自愿或被迫被这个词刷屏过。但要真....

  尽管大多数消费者今年不会急于购买5G手机,但电信运营商正加速推进5G网络建设,这对于上游的芯片厂商而....

  当使用现代宽带数据转换器时,管理产生的高速串行数据流是一个巨大的挑战。ESIstream 是一个开源....

  MPU-6000可以使用SPI和I2C接口,而MPU-6050只能使用I2C,其中I2C的地址由AD....

  现在,我们可以在家里跟我们的虚拟语音助手对话,以获取天气、播放音乐或者接听电话。拿起我们的智能手机,....

  现在,我们可以在家里跟我们的虚拟语音助手对话,以获取天气、播放音乐或者接听电话。拿起我们的智能手机,....

  近期在研究FPGA System Planner的过程中,发现在调用原理图符号时需要指定一个原理图器....

  就在传出谷歌以及英国电信商对华为釜底抽薪后,一则强力支持国产集成电路企业的重磅消息公布。据权威媒体消....

  芯片,是最近的热门话题,我们要关注的不仅仅是手机芯片,也要关注汽车芯片,更何况智能网联汽车业需要大量....

  VGA(视频图形阵列)作为一种标准的显示接口得到广泛的应用。依据VGA显示原理,介绍了利用FPGA实....

  Intel的最新FPGA芯片可能已经被误认能秒杀AMD的三代锐龙,其实这是不同于三代锐龙的10nm ....

  FPGA是一种非常重要的芯片,美国国防后勤局就曾采购过赛灵思的FPGA用于监视、侦察和火控系统中红外....

  本文档的主要内容详细介绍的是74HC165 8位移位寄存器的中文手册免费下载。

  实现5G下一代核心和虚拟无线电接入网解决方案,英特尔开发了FPGA可编程加速卡N3000。N3000....

  管脚是FPGA重要的资源之一,FPGA的管脚分别包括,电源管脚,普通I/O,配置管脚,时钟专用输入管....

  尽管FPGA(现场可编程门阵列)从诞生至今只有20多年的历史,但作为一个新兴产业,FPGA已经取得了....

  FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个概念,内部包括可配置逻辑....

  人工智能涉及的领域非常广泛,工业、航天、商业都有应用,数据的积累和分析让这种技术有了更高的价值。

  自Xilinx在1984年创造出FPGA以来,这种可编程逻辑器件凭借性能、上市时间、成本、稳定性和长....

  MM54HC165和MM74HC165并行输入串行输出8位移位寄存器的数据手册

  MM54HC165/MM74HC165高速并行输入/串行输出移位寄存器采用先进的硅金属陶瓷工艺。它具....

  在Fabric之上的NVMe访问闪存阵列时需要直接访问目标驱动器,绕过X86阵列控制器,以获得最低的....

  我们都知道FPGA拥有“光速”般的处理能力以及对数据密集的人工智能工作负载的自然适应能力。但FPGA....

  SMV512K32是一款高性能异步CMOS SRAM,由32位524,288个字组成。可在两种模式:主控或受控间进行引脚选择。主设件为用户提供了定义的自主EDAC擦除选项。从器件选择采用按要求擦除特性,此特性可由一个主器件启动。根据用户需要,可提供3个读周期和4个写周期(描述如下)。 特性 20ns读取,13.8ns写入(最大存取时间) 与商用 512K x 32 SRAM器件功能兼容 内置EDAC(错误侦测和校正)以减轻软错误 用于自主校正的内置引擎 CMOS兼容输入和输出电平,3态双向数据总线V内核 辐射性能放射耐受性是一个基于最初器件标准的典型值。辐射数据和批量验收测试可用 - 细节请与厂家联系。 设计使用基底工程和抗辐射(HBD)与硅空间技术公司(SST)许可协议下的

  TM 技术和存储器设计。 TID抗扰度> 3e5rad(Si) SER< 5e-17翻转/位 - 天使用(CRPLE96来计算用于与地同步轨道,太阳安静期的SER。 LET = 110 MeV (T = 398K) 采用76引线陶瓷方形扁平封装 可提供工程评估(/EM)样品这些部件只用于工程评估。它们的加工工艺为非兼容流程(例如,无预烧过程等),...

  与其它产品相比 D 类触发器   Technology Family VCC (Min) (V) VCC (Max) (V) Rating Operating temperature range (C)   SN74HCT273A HCT     2     6     Catalog     -40 to 85

  与其它产品相比 D 类触发器   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Rating Operating temperature range (C)   SN74HC273A HC     2     6     8     Catalog     -40 to 85

  SN74ABT16373A 具有三态输出的 16 位透明 D 类锁存器

  ABT16373A是16位透明D型锁存器,具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 这些器件可用作两个8位锁存器或一个16位锁存器。当锁存使能(LE)输入为高电平时,Q输出跟随数据(D)输入。当LE变为低电平时,Q输出锁存在D输入端设置的电平。 缓冲输出使能(OE \)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响锁存器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 SN54ABT16373A的特点是可在-55C至125C的整个军用温度范围内工作。 SN74ABT16373A的特点是在-40C至85C的温度范围内工作。 ...

  SN74ALVCH16820 具有双路输出和三态输出的 3.3V 10 位触发器

  SN74ALVCH16820的触发器是边沿触发的D型触发器。在时钟(CLK)输入的正跳变时,器件在Q输出端提供真实数据。 缓冲输出使能(OE)输入可用于将10个输出放入正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \输入不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态,OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于将未使用或未驱动的输入保持在有效的逻辑电平。不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员?系列 数据输入端的总线保持消除了对外部上拉/下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17 ESD保护超过JESD 22 2000-V人体模型(...

  SN74ABT16374A 具有三态输出的 16 位边沿 D 类触发器ABT16374A是16位边沿触发D型触发器,具有3态输出,专为驱动高电容或相对低阻抗而设计负载。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位触发器。在时钟(CLK)输入的正跳变时,触发器的Q输出采用在数据(D)输入处设置的逻辑电平。 缓冲输出使能(OE \)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 SN54ABT16374A的特点是可在-55C至125C的整个军用温度范围内工作。 SN74ABT16374A的特点是在-40C至85C的温度范围内工作。 特性 ...

  SN74AHCT16374 具有三态输出的 16 位边沿 D 类触发器AHCT16374器件是16位边沿触发D型触发器,具有3态输出,专为驱动高电容或相对较低的电容而设计阻抗负载。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位触发器。在时钟(CLK)输入的正跳变时,触发器的Q输出取数据(D)输入的逻辑电平。 缓冲输出使能(OE \)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 为了确保上电或断电期间的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 SN54AHCT16374的特点是可在-55C至125C的整个军用温度范围内工作。 SN74AHCT16374的工作温度范围为-40C至85C。 特性 德州仪器WidebusTM家庭成员 EPICTM(...

  CY74FCT162374T 具有三态输出的 16 位边沿触发 D 类触发器CY74FCT16374T和CY74FCT162374T是16位D型寄存器,设计用作高速,低功耗总线应用中的缓冲寄存器。通过连接输出使能(OE)和时钟(CLK)输入,这些器件可用作两个独立的8位寄存器或单个16位寄存器。流通式引脚排列和小型收缩包装有助于简化电路板布局。 使用Ioff为部分断电应用完全指定此设备。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。 CY74FCT16374T非常适合驱动高电容负载和低阻抗背板。 CY74FCT162374T具有24 mA平衡输出驱动器,输出端带有限流电阻。这减少了对外部终端电阻的需求,并提供最小的下冲和减少的接地反弹。 CY74FCT162374T非常适合驱动传输线。 特性 Ioff支持部分省电模式操作 边沿速率控制电路用于显着改善的噪声特性 典型的输出偏斜

  SN74ALVCH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器这个12位至24位多路复用D型锁存器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16260用于必须将两个独立数据路径复用到单个数据路径或从单个数据路径解复用的应用中。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交错应用中也很有用。 三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线B \控制信号还允许在A到B方向上进行存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存,直到锁存使能输入返回高电平为止。 确保上电或断电期间的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。

  SN74ALVCH16374 具有三态输出的 16 位边沿 D 类触发器这个16位边沿触发D型触发器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16374特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。它可以用作两个8位触发器或一个16位触发器。在时钟(CLK)输入的正跳变时,触发器的Q输出取数据(D)输入的逻辑电平。 OE \可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态,OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员?系列 工作电压范围为1.65至3.6 V 最大tpd为4.2 ns,3.3 V 24-mA输出驱动在3.3 V 数据输入...

  SN74ALVCH16373 具有三态输出的 16 位透明 D 类锁存器这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16373特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。该器件可用作两个8位锁存器或一个16位锁存器。当锁存使能(LE)输入为高电平时,Q输出跟随数据(D)输入。当LE变为低电平时,Q输出锁存在D输入设置的电平。 缓冲输出使能(OE)输入可用于将8个输出置于正常状态逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响锁存器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态,OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员?系列 工作电压范围为1.65 V至3.6 V 最大tpd3.6 ns,3.3 V ...

  SN74LVCH16373A 具有三态输出的 16 位透明 D 类锁存器这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作。 特性 德州仪器宽带总线系列成员 典型VOLP(输出接地反弹) < 0.8 V,VCC= 3.3 V,TA= 25C 典型VOHV(输出VOH Undershoot) > 2 V在VCC= 3.3 V,TA= 25C Ioff支持实时插入,部分 - 电源关闭模式和后驱动保护 支持混合模式信号操作(具有3.3VVCC的5V输入和输出电压)数据输入端的总线保持消除了对外部上拉或下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17 ESD保护超过JESD 222000-V人体模型(A114-A) 200-V机型(A115-A) 参数 与其它产品相比D 类锁存器 Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) ...

  SN74ABTH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器SN54ABT16260和SN74ABTH16260是12位至24位多路复用D型锁存器,用于必须复用两条独立数据路径的应用中,或者从单个数据路径中解复用。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交错应用中也很有用。 三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线B \控制信号还允许A-to-B方向的存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存状态,直到锁存使能输入返回高电平为止。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 ...

  SN74ABT162823A 具有三态输出的 18 位总线位总线态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器,I /O端口,带奇偶校验的双向总线驱动器和工作寄存器。 ?? ABT162823A器件可用作两个9位触发器或一个18位触发器。当时钟使能(CLKEN)\输入为低电平时,D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器,从而锁存输出。将清零(CLR)\输入设为低电平会使Q输出变为低电平而与时钟无关。 缓冲输出使能(OE)\输入将9个输出置于正常逻辑状态(高电平)或低电平)或高阻抗状态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动器提供了驱动总线线路的能力,无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 输出设计为源电流或吸收电流高达12 mA,包括等效的25- 串联电阻,用于减少过冲和下冲。 这些器件完全符合热插拔规定使用Ioff和上电3状态的应用程序。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。上电和断电期间,上电三态电路将输出置...

  SN74ABTH162260 具有串联阻尼电阻和三态输出的 12 位到 24 位多路复用 D 类锁存器ABTH162260是12位至24位多路复用D型锁存器,用于两个独立数据路径必须复用或复用的应用中。 ,单一数据路径。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。这些器件在存储器交错应用中也很有用。 三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线B \控制信号还允许A-to-B方向的存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存状态,直到锁存使能输入返回高电平为止。 B端口输出设计为吸收高达12 mA的电流,包括等效的25系列电阻,以减少过冲和下冲。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过...

  SN74ABT162841 具有三态输出的 20 位总线接口 D 类锁存器这些20位透明D型锁存器具有同相三态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 ?? ABT162841器件可用作两个10位锁存器或一个20位锁存器。锁存使能(1LE或2LE)输入为高电平时,相应的10位锁存器的Q输出跟随数据(D)输入。当LE变为低电平时,Q输出锁存在D输入设置的电平。 缓冲输出使能(10E或2OE)输入可用于放置输出。相应的10位锁存器处于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。 输出设计为吸收高达12 mA的电流,包括等效的25- 用于减少过冲和下冲的串联电阻。 这些器件完全适用于使用I的热插入应用关闭并启动3状态。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。上电和断电期间,上电三态电路将输出置于高阻态,从而防止驱动器冲突。 为确保上电或断电期间的高阻态, OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 OE \不影响锁存器的内部操作。当输出处于高阻态时,可以保留旧数据...

  SN74ALVTH16821 具有三态输出的 2.5V/3.3V 20 位总线位总线 VVCC操作,但能够为5 V系统环境提供TTL接口。 这些器件可用作两个10位触发器或一个20位触发器。 20位触发器是边沿触发的D型触发器。在时钟(CLK)的正跳变时,触发器存储在D输入端设置的逻辑电平。 缓冲输出使能(OE \)输入可用于将10个输出置于正常逻辑状态(高电平或低电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和1.2 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保1.2 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 SN54ALVTH16821的特点是可在-55C至125C的整个军用温度范围内工作。 SN74ALVTH16821的工作温度范围为-40&de...SN74ALVTH16374 具有三态输出的 2.5V/3.3V 16 位边沿 D 类触发器

  ALVTH16374器件是16位边沿触发D型触发器,具有3态输出,设计用于2.5V或3.3VVCC 操作,但能够为5 V系统环境提供TTL接口。这些器件特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位翻转器。翻牌。在时钟(CLK)的正跳变时,触发器存储在数据(D)输入处设置的逻辑电平。 缓冲输出使能(OE)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE不影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 /p>

  CC 操作,但能够为5 V系统环境提供TTL接口。这些器件特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位翻转器。翻牌。在时钟(CLK)的正跳变时,触发器存储在数据(D)输入处设置的逻辑电平。 缓冲输出使能(OE)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE不影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 /p当VCC介于0和1.2 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保1.2 V以上的高阻态,OE应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 SN54ALVTH16374的特点是在-55C至125C的整个军用温度...SN74ABTH16823 具有三态输出的 18 位总线态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器,I /O端口,带奇偶校验的双向总线驱动器和工作寄存器。 ABTH16823可用作两个9位触发器或一个18位触发器。当时钟使能(CLKEN \)输入为低电平时,D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器,锁存输出。将清零(CLR \)输入置为低电平会使Q输出变为低电平,与时钟无关。 缓冲输出使能(OE \)输入可用于将9个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 ...

  SN74AHCT16373 具有三态输出的 16 位透明 D 类锁存器SNxAHCT16373器件是16位透明D型锁存器,具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 特性 德州仪器Widebus系列的成员 EPIC(增强型高性能注入CMOS)工艺 输入兼容TTL电压 分布式VCC和GND引脚最大限度地提高高速 开关噪声 流通式架构优化PCB布局 每个JESD的闩锁性能超过250 mA 17 ESD保护每个MIL-STD超过2000 V- 883, 方法3015;使用机器型号超过200 V(C = 200 pF,R = 0) 封装选项包括: 塑料收缩小外形(DL)封装

  薄收缩小外形(DGG)封装 薄超小外形(DGV)封装 80-mil精细间距陶瓷扁平(WD)封装 25密耳的中心间距 参数 与其它产品相比D 类锁存器 ...

本文链接:http://chuyenchame.com/duruyuanyu/666.html